Studien-, Bachelor-, Master- und Diplomarbeiten
Prinzipiell sind die im Folgenden angegebenen Themenstellungen nur eine kleine Auswahl. Alternative Aufgabenstellungen sind je nach Interessenlage und Studentenprofil jederzeit möglich.
Themen für Studien- (SA), Bachelor- (BA), Master- (MA) und Diplomarbeiten (DA) sind anbei aufgeführt, wobei die angegebenen "Größenordnungen" jeweils nur als ein Richtwert anzusehen sind.
Entwicklung von Online-Rescheduling Algorithmen für statisch geplante Programme mit Parallelität auf Instruktionsebene: Die zu Grunde liegende Prozessorarchitektur unterstützt ein einfaches Schema zur Änderung der Bindung einer Operation. Auf dieser Basis sollen verschiedene Algorithmen entwickelt werden, die Planung und Bindung der Operationen im Programm dauerhaft verändern und die auch auf einer möglicherweise defekten Architektur ausgeführt werden können. Grundlage bildet ein vorhandener Algorithmus zur Änderung der Bindung. Weitere zu entwickelnde Algorithmen sollen hinsichtlich ihrer Fehlertolleranz und Ausführungsgeschwindigkeit untersucht werden.
Ansprechpartner: Dr. SchölzelAutomatische Skalierung der Qualität eines Algorithmus bei permanenten Fehlern in einer statisch geplanten Prozessorarchitektur: Untersuchung eines Algorithmus zur Kantenschärfung und Rauschunterdrückung hinsichtlich seiner Anpassbarkeit an den Ressourcenbedarf im Falle eines permanenten Fehler im Prozessor.
Ansprechpartner: Dr. SchölzelAutomatisierte Partitionierung der Operationen eines Programms in fehlerkritische und fehlerunkritische Operationen. Hierbei soll insbesondere untersucht werden, ob und wie die Operationen eines Algorithmus partitioniert werden können, so dass eine Klasse der Operationen auch bei fehlerhafter Ausführung die stabile Ausführung des Algorithmus nicht beeinflusst. Diese Operationen müssen dann nicht mehrfach ausgefüher werden, um ein richtiges Ergebnis abzusichern. Bei der anderen Klasse von Operationen muss dagegen ein richtiges Ergebnis abgesichert werden. Die entwickelten Ideen sollen an kleinen Beispielen auf einer fehlertolleranten Prozessorarchitektur getestet werden, um zu untersuchen, ob deutliche Performancegewinne erreicht werden können.
Ansprechpartner: Dr. SchölzelEntwicklung eines Überwachungssystems für Prozessoren in selbsttestenden SoCs bezüglich statischer und dynamischer Fehler durch Signatur-Bildung und – Überwachung. Als überwachendes Element soll der vorhandene Testprozessor verwendet werden (DA, MA).
Ansprechpartner: Prof. Vierhaus
Entwicklung eines Pre-Compilers für Software-Routinen zur Instrumentierung mit Überwachungsfunktionen für einen Watchdog-Prozessor (SA, BA).
Ansprechpartner: Dr. Schölzel
Entwicklung einer Prozessor-Spezifikationssprache für Eigenschaften des Tests und Selbsttests auf der Basis existierender Standards (MA, DA) (mit LS Bachmann).
Ansprechpartner: Dr. Schölzel
Entwicklung einer Spezifikationssprache für Test-Funktionen, einer Bibliothek elementarer Rest-Routinen und eines passenden Pre- Compilers für den Testprozessor TP 5016 (mit LS Bachmann) (DA, MA).
Ansprechpartner: Dr. Schölzel
Hierarchischer Ansatz zum ATPG-basierten Äquivalenzcheck Die Äquivalenz von zwei Logik-Schaltungen lässt sich mit Pfadsuch-Verfahren nachweisen, wie sie auch in der automatischen Testgenerierung (ATPG) verwendet werden. Die Verifikation lässt sich wahrscheinlich stark beschleunigen, wenn in beiden zu vergleichenden Teilnetzen in gleicher Weise vorhandene Teilschaltungen, die oberhalb der Gatter-Ebene beschrieben sind, hierarchisch behandelt werden können (DA,MA).
Ansprechpartner: Prof. Vierhaus
Steuerung für Selbstreparatur-Funktionen auf der Gatter-Ebene. Hier soll unter Verwendung des (vorhandenen) Testprozessors eine Redundanzüberwachung einerseits und eine Reparaturfunktion für defekte Gatter entwickelt werden. Dabei wird von einer Architektur ausgegangen, bei der jedem Gatter ein gleichartiges Backup-Gatter fest zugeordnet ist, das wahlweise aktiviert werden kann (MA,DA)
Ansprechpartner: M.Sc. Koal
Eingebauter Selbsttest mit Fehlerdiagnose auf der Basis des Scan- basierten Selbsttests mit Steuerung durch den Testprozessor. Unter Verwendung der an der BTU entwickelten Scan- Controller- Architektur und der diagnostischen Testverfahren der Universität Potsdam soll versucht werden, durch Codierung der Testantworten einen „eingebauten“ diagnostischen Test zu realisieren (MA,DA).
Ansprechpartner: Prof. Vierhaus
Diagnostischer Test on-Chip auf der Basis regulärer Logik-Strukturen. Entwickelt und implementiert werden soll ein neues Verfahren, bei dem ein Scan-Test mit multiplen parallelen Scan- Pfaden so zu erweitern ist, dass im Fehlerfall die jeweilige Scan-Kette und die jeweilige Bit-Position gefunden werden können, ohne dass dazu ein externer Tester benötigt wird. Die Referenzwerte sollen aus Mehrheitsentscheidungen bei gleichartigen Logik-Baugruppen gewonnen werden.
Ansprechpartner: Prof. Vierhaus
Erweiterung des Testprozessors für die Fehlerdiagnose beim Scan-Test. Der Testprozessor TP5016 ist so zu erweitern, dass er auf einfache Weise und unter realen Zeitbedingungen die benötigten Referenzmuster für einen diagnostischen Test bereitstellen kann. Unter der Annahme, dass die erwarteten Testantworten auf der Basis einer einfachen Ordnungsrelation ermittelt werden können, sind Referenz-Antworten und die daraus abgeleiteten Steuerbits für einen Referenz- MISR zu generieren. Die dazu benötigten HW-Komponenten sollen entwickelt und zusammen mit beispielhaften Software-Komponenten integriert werden (MA,DA).
Ansprechpartner: Prof. Vierhaus
Funktionaler Testbarkeit der Kontroll-Logik von Prozessoren. Bisherige Arbeiten haben gezeigt, dass die funktionale Testbarkeit einfacher Prozessoren durch die fehlende Beobachtbarkeit der Ausgänge der Kontroll-Logik massiv eingeschränkt wird. Entwürfen und untersucht werden soll deshalb eine leicht modifizierte Version des vorhandenen 16-Bit-RISC-Testprozessors, die mit speziellen Befehlen Ausgänge der Kontroll-Logik für einen vorhergehenden oder nachfolgenden „regulären“ Befehl in zugängliche Register kopieren und damit beobachtbar machen kann (SA, BA)
Ansprechpartner: M.Sc. Koal
Fehlertolerante DLX-Architektur mir regulärer Kontroll-Logik. Die Möglichkeiten, Prozessoren zu testen oder sogar mit Fähigkeiten zur eingebauten Selbstreparatur zu versehen, ist maßgeblich durch die Eigenschaften der Kontroll-Logik bestimmt. Mittels Strukturen, wie sie für mikroprogrammierte Prozessoren verwendet werden, kann erreicht werden, dass für alle Befehle jeweils nur eine Serie von Kontrollworten auszugeben ist, die regulär und nacheinander im Mikrocode-Speicher stehen. Diese Kontrollworte können mit einer fehlererkennenden und sogar fehlerkorrigierenden Kodierung versehen werden. Irregulär bleibt dann nur noch die Befehlsdekodierung und die Einheit, welche für den Befehlsablauf die Anfangsadresse im Mikrocode-Speicher findet. (DA, MA)
Ansprechpartner: Dr. Schölzel
Cluster- orientiertes Technology Mapping für selbstreparierende Logik. Ausgehend von einer gegebenen Gatter-Netzliste für „krause“ Logik sollen die enthaltenen Gatter zunächst so umgeformt werden, dass die Implementierung mit einem Minimum unterschiedlicher Gatter-Typen auskommt. In einem zweiten Umformungsschritt wird dahingehend optimiert, dass logisch eng verknüpfte Gatter jeweils einer oder 2 Gruppen von 3 oder 6 Gattern gleichen Typs zugeordnet werden können. Solche Gruppen verfügen dann jeweils über 1 oder 2 „Ersatzgatter“ für die Selbstreparatur. (DA, MA)
Ansprechpartner: M.Sc. Koal
Organisationsstruktur für Selbstreparatur-Funktionen für irreguläre Logik. Die Selbstreparatur von Logik-Baugruppen auf der Basis regulärer Blöcke benötigt eine übergeordnete Kontrolle, z. B durch einen Test-Prozessor. Diese Kontrolle muss auch eine Kombination von Test- und Reparaturfunktionen durch „Trial and Error“ ermöglichen. (DA, MA)
Ansprechpartner: M.Sc. Koal
Ein vorhandenes Konzept zur dynamischen Erkennung und Behandlung permanenter und transienter Fehler im Datenpfad eines VLIW-Prozessors soll evaluiert werden. Dafür ist eine vorhandene SystemC Beschreibung eines VLIW-Prozessors um erforderliche Hardwarekomponenten zu erweitern. Anschließend sind Tests mit dem ursprünglichen und dem erweiterten Modell durchzuführen, in denen auf SystemC-Ebene verschiedene Fehler im Datenpfad simuliert werden. Aufgrund der Simulationsergebnisse ist eine Bewertung des Konzeptes zu erstellen. (MA,DA)
Ansprechpartner: Dr. SchölzelAnalyse von Verlustleistungsmetriken unterschiedlicher Abstraktionsniveaus für Launch-off-Capture-basierte dynamische Testverfahren. (BA,SA)
Ansprechpartner: Dipl. Inf. Kothe